PLL: Yes, Hauptzweck: Memory, DDR2, Eingang: SSTL-18, Ausgabe: SSTL-18, Anzahl der Kreise: 1, Verhältnis - Eingang:Ausgang: 1:10,
PLL: No, Ausgabe: Clock,
PLL: Yes, Hauptzweck: SONET/SDH, Stratum, Eingang: LVCMOS, Ausgabe: LVCMOS, LVPECL, Anzahl der Kreise: 1, Verhältnis - Eingang:Ausgang: 11:13,
PLL: Yes, Hauptzweck: SONET/SDH, Telecom, Eingang: LVCMOS, Ausgabe: LVCMOS, LVPECL, Anzahl der Kreise: 1, Verhältnis - Eingang:Ausgang: 6:5,
PLL: Yes, Hauptzweck: 3G, Ethernet, SONET/SDH, Eingang: LVCMOS, LVDS, LVPECL, Ausgabe: LVDS, Anzahl der Kreise: 1, Verhältnis - Eingang:Ausgang: 2:2,
PLL: Yes, Hauptzweck: SONET/SDH, Eingang: CMOS, Ausgabe: CML, CMOS, Anzahl der Kreise: 2, Verhältnis - Eingang:Ausgang: 3:3,
PLL: Yes, Hauptzweck: Ethernet, SONET/SDH, Telecom, Eingang: LVCMOS, Ausgabe: LVCMOS, Anzahl der Kreise: 1, Verhältnis - Eingang:Ausgang: 11:10,
PLL: Yes, Hauptzweck: Ethernet, SONET/SDH, Eingang: CML, Ausgabe: CML, Anzahl der Kreise: 1, Verhältnis - Eingang:Ausgang: 2:2,
