Teilbestand: 1842
Art: Clock Generator, Fanout Distribution, Zero Delay Buffer, PLL: Yes with Bypass, Eingang: HSTL, LVCMOS, LVDS, LVPECL, LVTTL, SSTL, Ausgabe: eHSTL, HSTL, LVCMOS, LVTTL, SSTL, Anzahl der Kreise: 1, Verhältnis - Eingang:Ausgang: 2:20,